封裝路線是誰提的：客製 ASIC 拆成兩種發包模式，中介費和決定權一起移動｜先進封裝系列 18

我一直看好博通與 Google 這條相對獨立於輝達 GPU 的推論路線。理由是推論市場真正在乎的是每單位詞元的成本、延遲與可持續定價，Google 能用自研晶片壓低成本地板，而博通同時吃到客製晶片與更難被客戶自己取代的交換晶片與高速序列訊號網路層。這個看法我到今天沒有改。但這一輪的新證據動到了它的第二條腿：客製晶片那一格，正在被拆開，而且拆的方式跟封裝有關。

客製 ASIC 有兩種發包模式，價差寫在中介費裡

談封裝路線之前，得先把發包模式講清楚。客製 AI 晶片常被當成同一件事來談，實際上它至少有兩種完全不同的商業結構，而這兩種結構決定了後面所有問題的答案。

1.1統包式：一家包到底，含記憶體採購

第一種是統包。買方給規格與架構方向，供應商從矽智財實作、晶片設計、先進封裝、網路連接一路做到量產交付，關鍵零組件也由供應商代為採購。博通是這個模式的代表；依 2026 年 5 到 7 月的產業媒體整理，其客製加速器客戶盤已經從 Google 延伸到 Meta、字節跳動、OpenAI 與 Anthropic。

這個模式的價值主張很清楚，而且統包方自己講得比誰都直白。博通執行長陳福陽在 2026 年 3 月 4 日的法說會上被問到客戶自己做設計會不會侵蝕它的生意，他的回答是一句反問加一句斷言。反問是：「Anybody can design a chip in a lab that works well. Can you produce 100,000 of those chips quickly, at yields that you can afford?」他對自身能力範圍的描述則是：「We bring to the partnerships... unmatched technology in service, silicon design, process technology, advanced packaging, and networking」。斷言則是客戶自有工具流這件事，多年內不會構成有效競爭。

注意他把先進封裝逐字列進了不可取代的清單。這是統包模式的核心賣點之一：把最難的整合工程扛下來，客戶只要出架構與訂單。

統包模式的規模也不小。博通 2026 年 6 月 9 日申報、季底為 5 月 3 日的季報顯示，剩餘履約義務約 1,646 億美元，且包含該季新簽的長期客製 AI 加速器合約；同期存貨升到 43.28 億美元，較上一會計年度末的 22.70 億美元增 91%，管理層明說主要是為了支援客製 AI 加速器更高的預期出貨。存貨裡壓的很大一部分，就是替客戶代購的料件。

1.2拆解式：買方留運算晶粒，設計服務廠接輸入輸出

第二種模式的結構完全不同。具名研究機構 Counterpoint Research 在 2026 年 4 月 29 日的報告裡，把 Google 這一代推論用晶片的分工寫得很具體：「Google designs the compute die and MediaTek provides the I/O die」。買方自己畫運算晶粒，設計服務廠負責輸入輸出晶粒。

這個分工其實不算新聞。既有的供應鏈紀錄早就把它記成 Google 與聯發科自第八代起跑半客戶自有工具流模式，也就是介於全統包與全自研之間的中間態。真正被忽略的是第三項安排：Google 把高頻寬記憶體採購收回內部。

Counterpoint 的逐字是這樣寫的：這個安排「eliminates the intermediary fee」，避開「the 15%-20% markup embedded in the Broadcom turnkey model」。

1.3兩種模式的價差落在哪一格

15% 到 20% 這個區間值得停下來看。這個數字出自具名研究機構的估算，沒有任何公司揭露過。但它指向的那一格，有一個來源完全獨立的一手證據可以對照。

陳福陽自己在 2026 年 6 月談 OpenAI 那顆共同設計的推論晶片時說過：因為 AI 帶動記憶體需求暴增，博通客製晶片的毛利率目前不如網路交換器，AI 晶片需要大量高頻寬記憶體，這對客製晶片毛利構成挑戰，記憶體由 SK 海力士與三星供應。財務長在另一場法說的說法方向一致：客製晶片、TPU 與部分無線業務的毛利較低，AI 網通與連接端的毛利較豐厚。

把兩邊並排：具名研究機構說買方把記憶體採購收回內部，是為了避開統包模式的中介加價；統包方自己說客製晶片毛利被記憶體成本壓低。兩邊指向的都是高頻寬記憶體這一段的經濟。要講清楚的是，中介加價與毛利率是兩個不同口徑，方向一致而已，不能互相驗證成事實。

這件事對雙方的意義並不對稱。對買方來說，省下的是實打實的採購成本，而且高頻寬記憶體在這一代的物料清單裡占比很高，省一成到兩成的中介費是可觀的金額。對統包方來說，被拿走的營收規模會縮，但毛利結構未必變差，因為被拿走的正是拉低平均毛利的那一段。真正改變的是第三件事：誰在做整合決策。

我的判斷：兩種模式不是誰取代誰，是依難度分流：訓練端與最難的設計案繼續走統包，推論變體與成本敏感的案子走拆解。其中一條可以先看的線是統包方客製晶片毛利率的走向，它會先於出貨量反映中介費被拆走多少。

封裝路線由誰提案：一份書面談話寫進了記憶體與基板

發包模式拆開之後，一個問題浮上來：在拆解模式下，封裝平台是誰決定的？既有的分析師線裡，SemiAnalysis 與 KeyBanc 都指這一代推論晶片走 EMIB-T；郭明錤那條講的是聯發科獨家拿下設計，沒有提封裝平台。沒有一條指認提案方。

統包模式裡這個問題沒有意義，因為統包方包全案，封裝當然它決定。但拆解模式把運算晶粒、輸入輸出晶粒與記憶體採購分成三塊之後，整合決策失去了天然歸屬。有人得決定這顆晶片要用哪一種先進封裝，要向誰要產能，基板誰來談。

2.1官方自述的職責範圍

聯發科 2026 年 7 月 31 日的法說會書面談話，資料中心段落有一句話值得逐字讀：

> Through deep design-technology co-optimization (DTCO) with TSMC and close collaboration with key advanced packaging partners, we leverage our experience in advanced node design such as 2nm and strong engineering and architecture capabilities to develop high-performance ASICs across a broad range of very-large chip sizes using CoWoS and EMIB-T technologies. We also create significant value beyond semiconductor by orchestrating other key components throughout the supply chain such as memory and substrate to drive successful execution.

同一份文件的官方中文版把後半句譯成：「協助客戶運用 CoWoS 與 EMIB-T 技術，開發各種超大晶片尺寸的高效能 ASIC。除了半導體，我們更透過整合供應鏈關鍵零組件如記憶體、基板等，為客戶創造更多價值，協助其專案順利執行。」

這段有三個可以逐字對的點。

第一，兩種封裝技術是並列的。公司把台積電 CoWoS 與英特爾 EMIB-T 寫成它「協助客戶運用」的技術，而客戶指定、它照辦的語氣並沒有出現。同時為兩種封裝平台備妥設計流程要付出真實成本：設計規則、訊號完整性模型、供電網路模型、測試流程都得各做一套，而這兩種平台的載體結構還不一樣。一邊是把矽橋埋進長在圓晶圓上的重佈線中介層，一邊是把橋直接嵌進有機基板、跳過晶圓尺寸牆用矩形面板放大。同時養兩套的成本不低；本文把它讀成提案方才會做的準備，但公司沒有這樣說過。

第二，記憶體與基板的編排被列為半導體之外的自創價值。基板正是先進封裝的核心料件，也是英特爾自己在 2026 年 7 月 23 日法說會上點名的兩個短缺項之一，另一個是記憶體。把這兩項的編排寫進自述職責，等於承認管的範圍超出晶片設計本身。

第三，它用的是複數的「先進封裝合作夥伴」。這屬觀察而非證據；對方沒有用某個說法，本身不構成論證。

同一份文件還有一句更直接的：「In addition, we offer end-to-end 3.5D platform with best-in-class 3.5D IP, packaging, and design flows, for large data center designs on 3.5D.」封裝被寫進自家平台的組成，而外部採購項的語氣同樣沒有出現。

第二顆客製 ASIC 的進度描述也是同一個方向：「with close collaboration with our advanced packaging partner, the yield and reliability of the second ASIC are on track for high volume production in 2028」。良率與可靠度的推進進度，由設計服務廠對外報告。

2.2具名研究機構的說法，與它的邊界

Counterpoint 那份報告直接把提案這件事寫出來：「MediaTek is proposing Intel's EMIB-T packaging」，對象是該世代推論用晶片，且該晶片「Currently in the design-in and qualification phase, with mass production not targeted until late 2027」。

這句是全篇最重要的單一證據，也是證據等級最脆弱的一條，理由有三個。

一，它是單一具名來源。晶片擁有者、設計服務廠與封裝廠三方，沒有任何一方公開證實過提案這件事。

二，發表日是 2026 年 4 月 29 日。以本文寫作時點看，這份報告已經是四個月前的東西，中間可能已有變化。

三，同一份報告的其他數字要一起看才公平。它推估設計方在 2028 年可拿下 AI ASIC 伺服器運算出貨的 26%、近 500 萬顆，較 2026 年約 40 萬顆成長逾十倍，屆時為僅次於統包方的第二大。這些是推估，而該機構自己也寫明前提是先進封裝產能足夠，含台積電 CoWoS 配額、英特爾 EMIB-T 對該晶片的良率就緒，以及關鍵基板供應商的準備度。三個前提任何一個沒到位，這個推估就不成立。

2.3提案權為什麼可能落到這一格

把官方自述與研究機構說法擺在一起，機制其實不難推。

輸入輸出晶粒是整顆封裝裡最貼近互連的一塊。誰做輸入輸出與高速序列訊號，誰就得知道橋要接在哪、供電怎麼走、訊號眼圖在哪一段會塌。聯發科同一份書面談話提到 448G 高速序列訊號進展順利，並搭配共封裝銅互連系統方案，接續之後還在台積電 COUPE 平台開發共同封裝光學方案。這些全部是封裝層的工程。

這裡有個容易被忽略的技術細節。EMIB-T 的「T」是垂直穿孔，它的作用是讓電力從基板直接垂直供到上層晶片，解決舊世代繞過橋供電造成的電壓下陷；橋內另有一層銅網當接地面，在運算核心瞬間拉載時降低供電雜訊。換句話說，選這個封裝平台會直接改變供電網路的設計方式，而供電網路正是輸入輸出設計要處理的東西。

所以在拆解模式下，封裝選型是一個可以外包的獨立決策這件事並不成立，它跟輸入輸出設計綁在同一組工程約束裡。誰接了輸入輸出，誰就最有條件提出封裝方案。這一步是本文的推論，沒有任何一方這樣說過。

我的判斷：證據指向設計服務廠握有封裝提案權，但公司從未直接宣告過這件事，所以這是有官方自述支撐的推論，還沒到已確立的產業慣例。最硬的一塊是公司自己把記憶體與基板編排寫進職責範圍，那比研究機構那句話更能承重，因為它是公司對自己職責的定義。什麼情況我改看法：買方若跳過設計方、自己與封裝廠簽約，提案權從頭就不在這一格。